职位描述
1. 负责 SRAM/ROM Memory Compiler 的版图开发与维护，包括 bitcell array、periphery 电路（decoder/sense amp/repair/时序控制）版图设计与优化；
2. 负责定制 SRAM、定制 Cell、定制 Macro 的版图设计与交付，支撑从电路设计到 MPW 流片的完整闭环；
3. 负责版图物理验证与签核：DRC/LVS/ERC/Antenna/EM/IR 完成signoff，配合电路工程师完成寄生提取、后仿真与 PPA 迭代优化；
5. 支持多工艺节点的版图迁移与适配；
6. 与电路、CAD 团队协作，支撑项目定制 instance 需求的按期高质量交付。任职要求
1. 微电子、集成电路设计、电子科学与技术等相关专业，本科及以上学历；
2. 3年以上模拟/定制数字版图设计经验，如果具备 SRAM Memory Compiler 版图从 0 到 1 完整开发经验更佳；
3. 深入理解 SRAM 电路结构与版图关键点：6T/8T bitcell、局部/全局 bitline、sense amplifier、decoder/wordline 层级、辅助电路（assist），以及版图对称性、匹配性、寄生敏感性对良率和性能的影响；
4. 精通 Cadence Virtuoso 版图设计环境及 Calibre（DRC/LVS/PEX）物理验证流程，熟悉先进工艺节点设计规则特点；
5. 具备高密度/高可靠性版图能力（标准单元库、IO 或模拟混合信号版图经验加分）；
6. 有版图自动化意识与脚本能力（Skill/TCL/Python）者优先；
7. 具备良好的跨团队沟通能力，能在多项目并行、流片节奏紧张的环境下高质量按期交付；有 MPW 流片成功经验者优先。
