职位描述
岗位要求：
1.深入理解片上总线的各种拓扑与路由机制，能根据带宽-延迟-功耗做设计权衡，能根据SoC规格与AI/CPU/GPU子系统带宽需求，规划NoC拓扑、路由算法；
2.深入理解大规模芯片的一致性协议，包含 Snoop、Directory、Cache Coherency，有跨 CPU/GPU/NPU/AI 加速器一致性设计经验是加分项；
3.深入理解Chiplet和片间互联，包含片上光互连、2.5D/3D 封装、Die-to-Die 接口；
4.了解安全与 RAS ，包含地址隔离、ECC、链路重传；
5.了解总线低功耗设计；
6.有总线建模经验加分项。任职要求
1.硕士3年及以上学历，电子工程、计算机工程或相关专业；
2.至少3年ASIC逻辑设计工作经验；
3.精通Verilog RTL设计；
4.具有大型数字ASIC项目经验；
5.熟悉数字前端EDA工具与流程；
6.具备以下一种或多种编程语言技能者优先：SystemVerilog, C/C++, Perl, Tcl/Tk, Python等；
7.熟悉Linux开发环境；
8.具备以下一个或多个领域的设计经验者优先：内存控制器、图形处理、互连架构（Fabric）、微处理器。
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