职位描述
岗位职责:
1、负责SoC芯片中的RTL synthesis，formality，lower power check，power/STA signoff，eco等工作;
2、熟悉SDC和各种timing check与timing buget，分析复杂的Timing、Clock Structure等问题;
3、与周边团队合作，完成芯片设计过程中的clock/reset方案，low power方案;
4、负责复杂工艺的评估选型，LIB/MEM选型及定制化；
5、熟悉STA signoff方法学，负责芯片STA signoff标准制定与STA收敛等工作；任职要求
职位要求:
1、硕士及以上学历，微电子/电子/计算机等相关专业毕业，5年以上相关工作经验；
2、熟悉Verilog/SDC/UPF语法和流程，熟悉TCL、python、Perl脚本，有STA flow搭建经验者优先；
3、熟练使用genus/DC/PT/LEC/CLP等EDA工具，熟悉综合实现流程与各种优化方法;
4、熟悉DFT、总线、异步、IP、IO等设计协议，能够基于timing风险评估给出建议profile；
5、良好的团队合作精神，认真复杂的工作态度，良好的沟通能力，英语读写顺畅；
