职位描述1. 高端封装架构方案设计：独立负责COWOS 2.5D/3D、AMD InFO、Chiplet多芯粒异构集成封装整体方案设计，完成硅中介层布局布线、芯粒拼接对位、TSV垂直互连、多层RDL重布线、芯片三维堆叠结构设计，输出完整封装方案、版图文件、BOM清单及技术规格书，匹配高端算力芯片集成需求。 2. 高速SI/PI性能优化：针对GPU、AI芯片高频Serdes、高速DDR、HBM显存等高带宽场景，开展信号完整性、电源完整性设计与优化，解决高频串扰、阻抗失配、电源压降、噪声干扰、时序偏差等核心问题，保障高速互连系统稳定性与传输性能达标。 3. DFM可制造性与良率管控：深度结合先进封装产线工艺规范，开展封装DFM可制造性设计优化，规避工艺极限、制程偏差、结构缺陷等量产风险，制定标准化封装设计规范、工艺适配准则及作业SOP，持续提升产品良率与量产稳定性。 4. 多维度仿真验证与问题闭环：独立或协同团队完成封装电学、热学、力学、可靠性仿真分析，精准评估芯片散热、结构翘曲、应力分布、长期可靠性风险；跟进样品测试、量产迭代、客户失效问题，精准定位设计端根因，完成方案优化与问题闭环，落地DOE实验优化工艺与设计参数。 5. 跨端协同与项目交付：对接前端IC设计团队、后端晶圆制造、封装工艺、测试量产团队及终端客户，同步项目进度、拆解客户技术需求、输出定制化封装解决方案，解答技术疑问，保障高端芯片封装项目按期高质量交付。任职要求1. 本科及以上学历，微电子、集成电路设计、电子封装、半导体物理、电子信息等相关专业，具备扎实的半导体器件、封装原理、集成电路互连基础知识。 2. 3年及以上头部封测企业先进封装设计经验，有COWOS、AMD高端Chiplet、2.5D/3D硅中介层封装设计实战经验优先。 3. 熟练掌握主流封装设计工具，精通Cadence Allegro、SI9000等设计软件，熟练完成封装版图绘制、布局布线、阻抗计算、参数迭代全流程工作。 4. 熟悉FC-BGA、MCM、WLP、TSV、RDL、InFO等主流先进封装结构及全套生产工艺流程，精通先进封装DFM、DFR、DFT设计准则。 5. 具备成熟的高速封装设计能力，深入理解Serdes、DDR、HBM等高速互连协议与原理，熟练掌握SI/PI仿真优化逻辑，可独立解决高频高速封装设计难点问题。 6. 熟悉COWOS-L/S/R、AMD InFO等主流高端封装架构，精通多Chiplet芯粒异构集成、三维堆叠、中介层互连设计核心难点，有GPU、AI算力芯片、高端服务器芯片封装项目落地经验优先。 7. 具备独立带队/独立负责封装项目全流程的能力，可独立完成方案设计、风险评估、工艺对接、问题迭代，具备量产项目风险把控与良率提升实战能力。
