职位描述
1. CPU 核模块 / 子系统功能验证
负责 CPU 流水线前端、后端核心模块验证：Fetch、BPU、Decode、Rename、Dispatch、Issue、Execute、LSU、ROB、Retire、ICache/DCache、TLB、异常中断、分支预测等核心微架构模块的 Pre-silicon 功能验证。
2. 验证环境搭建与用例开发
基于 SystemVerilog/UVM 搭建模块级、子系统级 Testbench；开发定向用例、约束随机指令用例、边界用例、异常用例，覆盖 CPU 完整指令集、流水线冲突、数据依赖、访存时序、流水线冲刷、stall、bubble 场景。
3. 参考模型比对与差分验证
基于 Spike/QEMU/ISS 指令集模拟器 做逐周期、逐指令结果比对；
熟练使用 Cycle-Accurate 模型 做 RTL 行为对标，保证微架构时序、流水线状态、访存行为正确性。
4. 缓存一致性与内存子系统验证
负责 L1 I/D Cache、TLB、Cache coherence、内存序、原子指令、屏障指令、多核共享访存场景验证，熟悉 MESI/MOESI/ACE/CHI 一致性基础流程。
5. 覆盖率收敛与验证闭环
搭建功能覆盖率、代码覆盖率模型，分析未覆盖场景，定向补用例；
完成回归测试、BUG 定位、波形调试、时序分析、验证文档交付。
6. 形式验证与高阶验证
对状态机、仲裁逻辑、流水线控制、FIFO、关键通路开展**形式验证**，挖掘死锁、非法状态、边界漏洞。
7. 架构特性验证
负责超标量乱序执行、分支预测、寄存器重命名、访存乱序、Store-Load Forwarding、内存歧义预测等高级微架构特性验证。任职要求
1. 硕士及以上学历，微电子、集成电路、计算机体系结构、电子工程相关专业。
2. 熟练掌握 Verilog/SystemVerilog、UVM 验证方法学，熟悉 Testbench、Factory、Callback、TLM、Coverage、Assertion。
3. 精通 CPU 微架构流水线：完整理解 FrontEnd + BackEnd 全流程，熟悉乱序执行、数据依赖、Cache/TLB、分支预测、LSU 访存机制。
4. 熟悉 RISC-V/ARM ISA，熟悉指令集执行流程、异常、中断、特权架构。
5. 熟练使用 VCS、Verdi、Makefile/Python 仿真调试流程，具备大规模回归测试经验。
6. 熟悉 Cycle-Accurate 模型、ISS 模拟器差分验证者优先。
7. 熟悉 Cache 一致性、内存序、CHI/AXI 总线者优先。
8. 具备良好的 bug 分析能力、波形调试能力、逻辑思维能力。
加分项
1. 做过 CPU Core 模块级 / 子系统级完整验证项目
2. 熟悉 Spike 仿真差分、随机指令验证框架
3. 熟悉 形式验证、覆盖率收敛、性能场景验证
4. 熟悉多核一致性、异构 Coherence Feature
5. 了解编译器、指令调度、流水线 IPC 性能建模
