职位描述负责开发RTL到NETLIST 检查，优化逻辑设计到物理实现的流程和环境； 负责前端full chip RTL的静态验证到netlist的deliver所有环节; 协同前端设计部门优化设计性能和功耗； 负责新工艺、EDA工具和流程方面的评估与研究；任职要求熟练掌握前端EDA工具和流程; 熟悉SDC和STA； 熟悉ECO流程和低功耗流程； 熟悉Verilog等硬件描述语言； 熟练掌握Makefile、Perl、shell和python； 极强的责任感，能够按时提交任务；
