职位描述1. 基于验证计划用SV/UVM 开发验证平台和测试用例。 2. 负责RTL/门级的设计仿真，回归用例和调试。 3. 分析代码、功能覆盖率来减少覆盖率缺口。 4. 给新的验证方法和流程提供思路和想法。任职要求1. 电气/电子/计算机工程专业硕士及以上学历， 3年以上经验。 2. 熟练使用HDL语言(Verilog, SystemVerilog)，对SystemVerilog结构和UVM有扎实的理解。 3. 熟悉脚本语言，如Python、Perl或C/ C++。 4. 清晰地理解验证技术的发展现状，包括断言和指标驱动的验证。 5. 良好的沟通能力、团队合作精神和接受新挑战的积极性。 6. 有高速接口验证经验者优先, 如PCIE, Die2Die, Chip2Chip, Ethernet等。
