职位描述-协助完成数字芯片模块的RTL设计（Verilog/SystemVerilog）。 -参与模块级功能仿真与验证，编写测试用例。 -配合完成逻辑综合、时序分析或FPGA原型验证。 -编写设计文档及脚本（Python/Tcl），维护设计流程。任职要求-微电子、集成电路、电子工程、计算机等相关专业。 -熟悉数字电路基础，有Verilog编程经验（课程实验/竞赛/小项目均可）。 -了解Linux环境，会使用一种脚本语言。
