职位描述
你将作为互联团队一员参与打造行业领先的RISC-V高性能通用处理器，探索业界和学术界领先的技术创新。
1. 调研业界前沿互联设计，探索推动互联创新；
2. 完成互联总线实现方案、RTL coding、PPA优化；
3. 分解测试点、搭建验证环境、测试用例编写和执行、分析覆盖率、提升验证完备性、保证质量；
4. 搭建总线性能模型，分析benchmark测试结果，探索微架构优化点。任职要求
职位要求
1.计算机科学、电子信息工程、微电子等相关专业2025届硕士或博士研究生。
2.熟悉Verilog、System Verilog等硬件设计语言。
3.熟悉计算机体系结构。
4.熟悉数字电路设计基础和流程，了解基本的PPA分析优化方法。
5.熟练掌握至少一种面向对象的脚本或者编程语言。
6.具备较好的学习和独立解决问题的能力，能够快速适应新的环境和工作领域。
7.具备良好的沟通表达和团队协作能力。
满足以下任意一项为加分项：
1.具有相关领域商用产品项目的实习经验。
2.熟悉RISC-V、ARM、X86等CPU指令集架构。
3.了解片上网络、总线互联、中断调试框架、I/O外设等系统硬件架构。
4.熟悉UVM验证方法学，具备搭建验证平台、分析覆盖率的能力。
5.精通C++，熟悉ESL建模，具备搭建和调试处理器性能模型的能力。
