职位描述
1. 参与 CPU 核心模块的功能验证：Fetch、Decode、Rename、Dispatch、Issue、Execute、LSU、ROB、ICache/DCache、TLB、异常中断、分支预测等
2. 基于 SystemVerilog/UVM 参与模块级 testbench 的搭建与维护
3. 开发测试用例：定向用例、约束随机指令用例、边界/异常用例，覆盖指令集、流水线冲突、数据依赖、冲刷/stall 等场景
4. 参考模型比对：基于 Spike/ISS 等指令集模拟器做逐指令结果比对，根据指令轨迹、断言与波形与设计工程师进行协同debug
5. 覆盖率分析与用例补充：参与功能覆盖率模型搭建、分析未覆盖场景，针对未覆盖点定向补充验证用例
6. 运用AI工具开发测试用例，提升工作效率任职要求
1. 硕士及以上学历，微电子、集成电路、计算机体系结构、电子工程相关专业
2. 扎实的计算机体系结构基础：流水线原理、冒险与转发、Cache 与虚拟存储、指令集概念
3. 掌握 Verilog/SystemVerilog，熟悉 RTL 代码，有课程设计或毕业设计级别的 RTL 编写经验
4. 熟悉 UVM 方法学，能够参与搭建模块级验证环境
5. 掌握常用脚本语言
6. 优秀的团队协助能力，良好的沟通能力，高度的自我驱动力
加分项
1. 芯片公司验证方向实习经历：模块 DV、FPGA 原型 、EMU 仿真加速 平台、formal 任一方向均可
2. CPU 相关项目经历及竞赛获奖经历，或毕业设计/课题方向为CPU设计验证/体系结构
3. 参与开源 CPU 项目并有可查证的贡献（GitHub 链接/PR 记录）
4. FPGA 实践经历：用 Vivado/Quartus 完成过完整综合与上板调试（竞赛、课设、毕设均可），了解时序约束与收敛的基本概念
5. 形式验证经历：搭建过FPV验证环境，有模块级形式验证收敛经验
6.熟悉 RISC-V/ARM 指令集，熟悉知名开源CPU/ISS Model/RandomInstructionGenerator结构与代码
