职位描述
1.IP集成：负责第三方PCIe控制器IP、PHY IP的选型、评估、配置与集成适配，保障IP与片上总线、外设模块无缝对接。
RTL开发：承担PCIe子系统相关RTL代码开发、模块集成与维护，完成Lint、CDC、时序分析、功耗评估等前端设计流程，解决功能、时序、跨时钟域问题。
2.PPA优化：主导PCIe子系统PPA优化（带宽/时延/抖动/功耗/面积），结合工艺节点完成性能权衡与迭代，满足量产指标。
3.验证协同：协同验证团队制定PCIe子系统验证方案与测试用例，配合仿真验证、FPGA原型验证，定位并修复设计问题。
4.后端配合：配合后端团队完成综合、时序收敛、布局布线，输出SDC时序约束、布局约束等文件。
5.调试测试：负责硅前调试、硅后bring-up与性能测试，联合软硬件团队定位量产与测试阶段的功能异常、性能瓶颈、兼容性问题，完成问题闭环。
6.经验沉淀：跟进PCIe协议标准更新，沉淀集成流程与问题库，支撑团队高效交付。任职要求
1.本科及以上，微电子/集成电路/电子工程/计算机相关专业，2年以上数字IC设计或PCIe集成经验，有量产芯片PCIe集成经验者优先。
2.精通PCIe协议规范（Gen3/Gen4/Gen5），熟悉RC/EP/Switch工作模式及PIPE接口协议核心机制。
3.熟练掌握Verilog/SystemVerilog，具备独立RTL设计、模块集成与问题调试能力，熟悉IC前端设计全流程及EDA工具。
4.熟悉SOC片上总线协议（AXI/ACE/CHI等），精通PCIe与片上总线、DDR、存储控制器等模块的集成适配逻辑。
5.具备扎实的时序分析、跨时钟域处理、功耗优化能力，能独立完成PCIe子系统PPA评估与优化。
