职位描述
1. 协助资深验证工程师完成 CPU IP 核心模块验证工作，独立负责模块级 UVM 验证平台搭建、跨模块环境集成、仿真异常调试与环境迭代优化；
2. 依据官方 CPU 微架构规格说明书，拆解分层验证 Feature，梳理全量正向/反向边界测试点；基于 SystemVerilog 编写定向测试用例、约束随机激励，使用VCS 完成编译、仿真全流程操作，通过 Verdi 开展波形、日志溯源调试，精准定位RTL 设计缺陷，同步完成 bug 提报、复现、复测与全流程闭环追踪；
3. 基于 C/C++、SystemVerilog 语言开发模块级功能参考模型，搭建 RTL 硬件逻辑与参考模型的数据比对 Checker，保障硬件运算、数据流转逻辑一致性；
4. 定期采集代码覆盖率、功能覆盖率数据，深度分析未覆盖场景、冗余用例及覆盖率缺口，针对性补充异常、时序、边界类测试用例；按项目节点输出模块验证周报、阶段性收敛报告，保障项目覆盖率达标；
5. 配合团队完成 CPU 性能指标验证、EMU 软硬件协同仿真辅助验证工作；提炼通用化交互逻辑，沉淀可复用 VIP、寄存器封装、时序检查等标准化验证组件，完善团队内部验证资产库。任职要求
1. 熟练掌握 Verilog、SystemVerilog 核心语法，精通 SV 面向对象、随机约束、功能断言、异步时序激励等验证核心语法，能够独立编写基础随机激励与时序断言；
2. 透彻理解 UVM 基础架构（factory、sequence、agent、scoreboard 核心组件），具备独立搭建简易模块级 UVM Testbench 的实操经验；
3. 熟练使用主流 EDA 验证工具：精通 VCS 仿真编译、波形 dump 配置，熟练运用Verdi 进行信号追踪、时序对比、日志分析；
4. 熟练使用 Linux 常用命令，掌握 Python/Shell/Makefile 至少一种脚本语言，可独立编写仿真日志解析、用例批量执行、覆盖率自动统计的轻量化自动化脚本；
5. 具备流利的专业英文阅读能力，可独立读懂英文芯片架构手册、UVM 工具官方文档、IP datasheet，满足日常研发文档查阅需求。
