职位描述
1. 负责MEM选型及生成、SUB/TOP 综合，形式验证和静态时序分析，跟进后端反馈时序问题维护SDC质量；
2. 和SOC/IP/DFT/PR等团队紧密合作，全芯片SDC集成，包括phy/io/dft等相关约束；
3. 芯片级timing eco以及timing signoff验收, 产生SDF并协助验证团队进行后仿工作；
4.维护syn/formal/sta相关流程,脚本自动化，检查各个阶段输出质量。任职要求
1. 电子通信、微电子学与固体电子学相关专业，本科及以上；
2. 精通Verilog语言，掌握综合流程和方法，全芯片综合策略；
3. 熟悉Shell/TCL/Perl程序；
4. 理解signoff相关设置及约束脚本实现；
5. 认同公司文化，能够自我激励，并具备团队合作精神；
6. 良好的口语及书面表达能力。
