职位描述1.搭建DDR PHY的UVM验证平台，开发测试用例覆盖协议特性（如Training、BIST）。 2.执行门级仿真（Gate-level Sim）及功耗感知验证（PAV）。 3.分析覆盖率（功能/代码），主导Debug跨时钟域问题。 4.支持硅后测试向量生成及失效分析。任职要求1.硕士，数字IC设计方向；精通Verilog/SystemVerilog； 2.对DDR协议（JEDEC标准）及PHY架构（如DQ/DQS路径、ZQ校准）有一定了解者； 3.沟通学习能力强，工作细致。
