职位描述1.负责DDR PHY IP的RTL设计，包括的时序路径优化、时钟网络设计； 2.实现DDR物理层与控制器的接口集成，解决时序收敛问题； 3.协同验证团队制定测试计划，支持FPGA原型验证及硅后调试； 4.编写技术文档（Design Spec、CDC报告等）。任职要求1.硕士，数字IC设计方向；精通Verilog/SystemVerilog； 2.对DDR协议（JEDEC标准）及PHY架构（如DQ/DQS路径、ZQ校准）有一定了解者； 3.沟通学习能力强，工作细致。
