职位描述1.完成前端设计的缺陷的定位和解决以及模块功能收敛; 2.所负责模块的VIP验证和定位; 3.配合后端完成所设计IP的Timing收敛。任职要求1.微电子、通信工程或电子信息工程专业硕士以及以上学历,英语4级及以上; 2.较好的数字电路和Verilog HDL编程基础; 3.较强的逻辑思维和独立分析能力。