职位描述1、负责DDR PHY IP的RTL设计（含DFT），包括DDR4/5/LPDDR5的时序路径优化、时钟网络设计。 2、实现DDR物理层与控制器（DDR Controller）的接口集成，解决时序收敛（Timing Closure）问题。 3、协同验证团队制定测试计划，支持FPGA原型验证及硅后调试。 4、编写技术文档（Design Spec、CDC报告等）。任职要求掌握DDR接口的SI/PI分析方法及工艺模型（FinFET优先）。
