职位描述
1.负责大规模SoC芯片的顶层时序收敛策略，解决先进工艺节点复杂时序问题；
2.负责STA流程与方法学，优化时序检查，提升签核效率；
3.协同DFT/APR团队完成时钟规划、功耗完整性分析；
4.主导量产芯片的时序签核标准制定；
5.主导全芯片sdc和upf编写、验证。任职要求
1.微电子/通讯类相关专业硕士以上学历，5年以上相关工作经验；
2.熟悉逻辑综合、DFT理论和方法，有大规模芯片成功投片经验者优先；
3.熟练使用 tessent工具，熟悉Design compiler， Formality， Primetime等工具；
4.熟练使用linux操作系统，能够掌握一种脚本语言，包括Tcl，Perl，Python等；
5.有良好的团队合作精神和沟通能力。
