职位描述
1. RTL/Netlist Signoff：负责芯片 RTL 到 Netlist 阶段的一致性检查，独立完成 SDC、UPF 等约束与低功耗意图文件的撰写与签核，保障设计约束的完整性与可实现性。
2. 综合与形式验证：负责逻辑综合、形式验证（Formal）及低功耗检查（LP check），输出可交付物理实现的网表。
3. 模块时序收敛：牵头完成静态时序分析（STA），主导 timing ECO 实施与优化，推动模块的 timing 收敛至签核标准。
4. 功耗分析与优化：牵头完成模块的功耗分析（primepower），以及推动模块的 功耗优化。
5. Signoff 方法学：制定本项目 timing signoff criteria 与签核 flow。
6. PPA 优化：驱动关键模块在性能、功耗、面积（PPA）维度的目标达成与持续优化。
7. 前后端接口：作为前端设计与后端实现之间的技术接口，定位并解决中端关键路径问题，支撑芯片可实现性（Feasibility）与可测试性（DFT）方案的落地。任职要求
1. 硕士及以上学历，数字 IC 设计 / 微电子 / 计算机等相关专业，5 年以上数字中端bes交付相关经验。
2. 精通逻辑综合（Synthesis）流程，具备低功耗检查（Low Power Check）与形式验证（Formal Verification）和功耗分析primepower，powerrelay等全流程实操经验。
3. 熟练编写并校验 SDC / UPF 约束文件，理解主流 SoC 设计架构与典型低功耗结构。
4. 具备扎实的STA 分析与 timing ECO 能力，能独立推进子系统，全芯片的 timing 收敛。
5. 能使用 Shell / Tcl / Perl / Python 等语言开发定制化流程与自动化脚本。
6. 有先进工艺节点7nm以下量产 signoff 经验优先。
7. 有DDR5/PCIe5 / 高速 SerDes 接口、大型 CPU/GPU 类 SoC 项目量产落地经验优先。
8. 具备一定的前端设计基础、DFT 基础及物理实现（P&R）概念，能更好地贯通前后端 flow。
9. 逻辑清晰，具备较强的跨团队沟通表达与推动力，能在项目节奏下有效协调前端、后端、验证等多方资源。
