职位描述
岗位职责：
1、计算引擎微架构：参与标量处理器（指令控制/标量运算）、向量处理单元（SIMD/SIMT）、张量计算引擎（Matrix/Tensor Core）的微架构定义与 RTL 实现，覆盖指令译码、调度分发、数据通路等关键通路；
2、存储与互联：参与存储层次（Scratchpad Cache/ Shared Memory）与片上互联（NoC）的架构探索与 RTL 编码，负责 DMA 引擎设计，打通高带宽、低延迟的数据通路；
3、前后端收敛：配合后端团队进行时序 / 功耗 / 面积优化，分析 Critical Path，推动物理实现落地；完成 Lint / CDC / RDC 检查、综合与时序分析等前端 Sign-off；
4、协同交付：撰写设计文档，与验证、后端、软件团队紧密配合，支持 FPGA 原型验证与硅后 Bring-up。任职要求
1、2027 届应届毕业生，硕士及以上学历，微电子、集成电路工程、计算机科学与技术、电子工程、自动化等相关专业；
2、扎实的数字集成电路设计基础，熟悉流水线、时序约束、建立/保持时间、亚稳态等基本概念；
3、熟练掌握 Verilog 或 SystemVerilog，具备独立完成模块级 RTL 设计与仿真的能力；
4、熟悉常用 EDA 工具链（如 VCS/Verilator/Xcelium、Verdi、Design Compiler 等）中的至少一种。
专业知识：
1、了解神经网络基础（CNN/RNN/Transformer 等）及常见算子（Conv、MatMul、Pooling、Activation、LayerNorm 等）的计算特性；
2、对 NPU/TPU/GPU 等 AI 加速器架构有一定理解，了解数据流（Dataflow）、存储墙、稀疏计算、量化（INT8/FP8/BF16）等关键概念；
3、具备计算机体系结构基础，理解 Cache、DMA、片上网络（NoC）等子系统工作原理。
软素质：
1、强烈的技术好奇心与自驱力，乐于深入钻研复杂问题；
2、良好的英文读写能力，能够流畅阅读 IEEE 论文、ARM/RISC-V 等技术手册；
3、优秀的沟通协作能力与团队意识，能够在跨职能团队中高效推进工作。
加分项：
1、熟悉 AXI4/AXI4-Stream/CHI 等总线协议，有实际 RTL 对接经验；
2、了解 NoC 拓扑结构（Mesh/Torus/Ring）与路由算法；
3、有 DMA 控制器、DDR 控制器接口、Cache Coherency 相关项目经验；
4、熟悉脉动阵列（Systolic Array）、张量核心、Winograd/FFT 等卷积加速算法；
5、有流片（Tape-out）经历或在公开芯片竞赛中获奖；
6、熟悉 NPU/AI 加速器开源项目（如 NVDLA、VTA、Systolic Array 实现等）并有实际贡献；
7、具备 UVM 验证方法学经验，或能独立搭建模块级验证平台；
8、有低功耗设计（Clock Gating、Power Gating、DVFS）或物理设计相关经验。
