职位描述
工作地点
上海/北京/深圳
岗位职责
1. 参与芯片模块级与系统级验证计划制定，分解验证功能点与覆盖率目标；
2. 基于 UVM/SystemVerilog 搭建可复用的验证平台，开发 testbench 与测试用例；
3. 执行模块级、子系统级及 SoC 系统级仿真验证，定位设计缺陷并跟踪问题解决；
4. 完成代码覆盖率、功能覆盖率分析，推动验证收敛；
5. 参与断言（SVA）开发、形式验证及 FPGA 原型验证；
6. 规划验证testplan，开发test case，撰写验证报告与文档。任职要求
任职要求
1. 2027 届硕士及以上学历，微电子、电子工程、集成电路、计算机等相关专业；
2. 扎实的数字电路与计算机体系结构基础，熟悉 Verilog/SystemVerilog；
3. 熟悉 UVM 验证方法学，有实际验证平台搭建或 testbench 开发经验；
4. 熟悉主流仿真工具（VCS/Xcelium/Questa）及脚本语言（Python/Shell/Makefile）；
5. 了解 AMBA 总线协议、中断 / DMA / 存储子系统工作原理者优先；
6. 熟悉处理器结构或具备PCIe/LPDDR/MIPI/USB等某一个高速接口方面经验者优先。
7. 有覆盖率驱动验证、断言验证或形式验证经验者优先；
8. 良好的英文读写能力，工作严谨细致，具备较强的逻辑分析与团队协作能力。
