职位描述1. 形式验证与质量保证：负责RTL的Lint/CDC/LP等规则检查，提升设计健壮性。 2. 系统集成：负责IP到SOC的系统集成，搭建SOC RTL顶层设计，并针对后端需求做模块化分割。 3. RTL设计： 负责SOC接口GPIO相关的design设计，参与芯片低功耗设计，UPF/CPF编写和验证。 4. 流程自动化：开发和维护TCL/Python等脚本，实现流程自动化，并持续提升流程效率。 5. 团队合作：为IP团队和后端团队提供各种相关的技术支持。任职要求1. 微电子，电子工程，集成电路，计算机等相关专业。本科及以上学历（硕士优先） 2. 精通verilog/systemverilog硬件语言，具备扎实的digital logic 基础，了解跨时钟域设计，熟悉AMBA等主流总线协议优先。 3. 具备一定的脚本编写能力，能熟练使用tcl,csh,python等。 4. 性格乐观开朗，善于跨团队沟通，有较强的语言组织表达能力。 5. 有低功耗设计经验，了解UPF/CPF编写经验优先。 6. 熟悉业界主流EDA工具，包括spglass，design compiler，formality等工具。 7. 有dft 相关知识甚佳。
